SAMA5D2系列MPU配备了多端口DDR-SDRAM控制器(MPDDRC)。
MPDDRC 是一款高带宽可压缩的 16 位或 32 位双重数据速率(DDR)多端口存储控制器,支持高达 512 字节的 8 字节 DDR2、DDR3、DDR3L、LPDDR1、LPDDR2 和 LPDDR3 设备。数据传输通过一个芯片选择的16/32位数据总线进行。
控制器采用以下电源运行:
- DDR2,LPDR1:1.8V
- DDR3:1.5V
- DDR3L:1.35V
- LPDDR2,LPDDR3:1.2V
原理图介绍
SAMA5D2-XULT development kit配两颗美光的256MB DDR3L(MT41K128M16JT-125-K)
SAMA5D2系列MPU配备了多端口DDR-SDRAM控制器(MPDDRC)。
MPDDRC 是一款高带宽可压缩的 16 位或 32 位双重数据速率(DDR)多端口存储控制器,支持高达 512 字节的 8 字节 DDR2、DDR3、DDR3L、LPDDR1、LPDDR2 和 LPDDR3 设备。数据传输通过一个芯片选择的16/32位数据总线进行。
控制器采用以下电源运行:
- DDR2,LPDR1:1.8V
- DDR3:1.5V
- DDR3L:1.35V
- LPDDR2,LPDDR3:1.2V
原理图介绍
SAMA5D2-PTC-EK 是一款基于 8 层 PCB 制造的开发套件。该板卡配备了一颗 SAMA5D27/BGA289 MPU 以及两颗 Winbond DDR2-SDRAM 芯片（零件号：W972GG6KB-25）。
一、DDR：为高性能计算而生的“动力引擎”
DDR（Double Data Rate）内存的“天生使命”，是满足台式机、服务器等设备对“持续高速运算”的核心需求。其设计逻辑围绕“高带宽”与“可扩展性”展开：
从架构上看，DDR内存采用多通道设计（如DDR5支持4通道甚至8通道），配合更高的运行频率（开启XMP超频后可达更高速率），能快速处理海量数据——比如游戏中的复杂场景、服务器中的多用户并发请求）。这种“持续高性能”的能力，是DDR内存的核心优势。
更关键的是，DDR内存采用“直插式内存条”的物理形态，用户可根据需求随时升级：比如从8GB升级到16GB，甚至32GB，这种可扩展性让DDR成为了高性能设备的“核心支撑”。对于游戏玩家、设计师或企业IT人员来说，DDR的“动力引擎”属性，是保证设备流畅运行的关键。
| 内存类型 | 主电源 (VDD) | I/O电源 (VDDQ) | 备注 |
|---|---|---|---|
| SDR SDRAM | 3.3V | 3.3V | 标准工作电压，上下浮动不超过0.3V。 |
| DDR1 | 2.5V | 2.5V | 内部参考电压VTT为1.25V。 |
| DDR2 | 1.8V | 1.8V | VTT为0.9V。 |
| DDR3 | 1.5V | 1.5V | VTT为0.75V。另有低电压版本DDR3L，电压为1.35V。 |
| DDR4 | 1.2V | 1.2V | 相比DDR3进一步降低功耗。 |
| DDR5 | 1.1V | 1.1V | 内部还有1.8V的泵电压（VPP） |
一、信号分组总览
以下表格式SDRAM，DDR1，DDR2，DDR3，DDR4的引脚定义表。是按照做等长组做分类。
| 代际 | 时钟组 | 地址/控制组 | 数据组（按字节通道） | 特殊引脚 |
|---|---|---|---|---|
| SDRAM | CLK | A0-A12, BA0-BA1, CS#, RAS#, CAS#, WE#, CKE | DQ0-DQ7 + LDQM（字节0）；DQ8-DQ15 + UDQM（字节1） | — |
| DDR1 | CK, CK# | A0-A12, BA0-BA1, CS#, RAS#, CAS#, WE#, CKE | DQ0-DQ7 + DQS0 + DM0（字节0）；DQ8-DQ15 + DQS1 + DM1（字节1） | — |
| DDR2 | CK, CK# | A0-A12, BA0-BA1, CS#, RAS#, CAS#, WE#, CKE, ODT | DQ0-DQ7 + DQS0 + DQS0# + DM0（字节0）；DQ8-DQ15 + DQS1 + DQS1# + DM1（字节1） | RDQS/RDQS#（仅x8颗粒，可选，与DM复用） |
| DDR3 | CK, CK# | A0-A14, BA0-BA2, CS#, RAS#, CAS#, WE#, CKE, ODT, RESET# | DQ0-DQ7 + DQS0 + DQS0# + DM0（字节0）；DQ8-DQ15 + DQS1 + DQS1# + DM1（字节1） | TDQS/TDQS#（仅x8颗粒，与DM复用，仅提供ODT端接功能） |
| DDR4 | CK, CK# | A0-A16, BA0-BA1（或BG0-BG1）, CS#, RAS#, CAS#, WE#, CKE, ODT, RESET#, ACT# | DQ0-DQ7 + DQS0 + DQS0# + DM0/DBI0（字节0）；DQ8-DQ15 + DQS1 + DQS1# + DM1/DBI1（字节1） | 新增ACT#（激活命令）、PAR（校验）、ALERT#（错误报告） |
关于RDQS/TDQS的说明：
DDR2 RDQS/RDQS#：属于数据组，功能是冗余数据选通，读操作时可替代DQS采样数据。仅x8颗粒支持，启用后DM功能失效。
DDR3 TDQS/TDQS#：属于数据组，功能是仅提供终端电阻（ODT），不具备数据选通能力。仅x8颗粒支持，启用后DM功能失效。它的作用是模拟x4颗粒端接环境，用于兼容系统设计。
二、等长分组与误差标准
核心分组逻辑
-
数据组（DQ Group）：以8位数据线（DQx）为一个字节通道，包含对应的DQS/DQS#（差分对）和DM（数据屏蔽）信号。每组在组内严格等长。
-
地址/控制组（Address/Command Group）：包含所有地址线（A）、Bank地址（BA）、片选（CS#）、行/列选通（RAS#/CAS#）、写使能（WE#）、时钟使能（CKE）、ODT等。整组相对于时钟组做等长。
-
时钟组（Clock Group）：差分对CK/CK#，是地址/控制组的长度基准。
-
组间关系：数据组与地址/控制组之间通常不需要严格等长，但需控制总长度差在一定范围内（通常≤500-1000mil）。
关于DDR3的TDQS/TDQS#和DDR2的RDQS/RDQS#，它们不完全一样。核心区别在于：TDQS仅提供端接（阻抗匹配）功能，而RDQS具有数据选通功能。
TDQS/TDQS# 属于数据组（Data Group）。虽然它不直接传输数据，但它的电气特性和时序关系与数据组紧密相连。它的主要功能是提供额外的终端电阻（On-Die Termination, ODT），目的是为了解决一种特定的系统配置问题：
应用场景：当系统设计者需要在主板上混合使用x8位宽和x4位宽的DRAM颗粒时，可能会遇到端接不平衡的问题。x8颗粒本身自带一组DQS/DQS#用于端接，而两片x4颗粒组合成一组时则需要两组。TDQS的出现就是为了在x8颗粒上额外提供一组与DQS/DQS#完全相同的终端电阻，从而模拟出x4颗粒的端接环境，保证信号完整性。
重要特性：
-
与DM复用引脚：TDQS功能与DM（数据屏蔽）功能共用同一个物理引脚。是否启用TDQS功能，由模式寄存器（MR1的A11位）控制。
-
启用后，DM失效：一旦启用TDQS功能，该引脚将不再具有数据屏蔽（DM）功能。
-
仅限x8颗粒：TDQS功能是x8位宽DDR3颗粒的专属特性，x4和x16的颗粒上不支持此功能，必须禁用。
一、TDQS 与 RDQS 的功能对比
根据JEDEC标准和多家厂商的数据手册，两者功能有明显差异：
| 特性 | DDR2 的 RDQS/RDQS# | DDR3 的 TDQS/TDQS# |
|---|---|---|
| 核心功能 | 冗余数据选通 (Redundant Data Strobe) | 终端数据选通 (Termination Data Strobe) |
| 主要作用 | 提供额外的数据选通信号，在读操作时与数据一起输出，可被控制器用来采样数据。 | 仅提供额外的终端电阻，用于阻抗匹配，不提供数据选通功能。 |
| 本质定位 | 是一个功能信号，参与数据传输。 | 是一个纯电气特性信号，仅用于改善信号质量。 |
总结一下，可以将它们理解为：RDQS是“替补队员”，可以在必要时上场担任数据选通的工作；而TDQS是“后勤人员”，只负责提供端接电阻，不参与数据选通的实际工作。
