一、信号分组总览

以下表格式SDRAM，DDR1，DDR2，DDR3，DDR4的引脚定义表。是按照做等长组做分类。

代际	时钟组	地址/控制组	数据组（按字节通道）	特殊引脚
SDRAM	CLK	A0-A12, BA0-BA1, CS#, RAS#, CAS#, WE#, CKE	DQ0-DQ7 + LDQM（字节0）；DQ8-DQ15 + UDQM（字节1）	—
DDR1	CK, CK#	A0-A12, BA0-BA1, CS#, RAS#, CAS#, WE#, CKE	DQ0-DQ7 + DQS0 + DM0（字节0）；DQ8-DQ15 + DQS1 + DM1（字节1）	—
DDR2	CK, CK#	A0-A12, BA0-BA1, CS#, RAS#, CAS#, WE#, CKE, ODT	DQ0-DQ7 + DQS0 + DQS0# + DM0（字节0）；DQ8-DQ15 + DQS1 + DQS1# + DM1（字节1）	RDQS/RDQS#（仅x8颗粒，可选，与DM复用）
DDR3	CK, CK#	A0-A14, BA0-BA2, CS#, RAS#, CAS#, WE#, CKE, ODT, RESET#	DQ0-DQ7 + DQS0 + DQS0# + DM0（字节0）；DQ8-DQ15 + DQS1 + DQS1# + DM1（字节1）	TDQS/TDQS#（仅x8颗粒，与DM复用，仅提供ODT端接功能）
DDR4	CK, CK#	A0-A16, BA0-BA1（或BG0-BG1）, CS#, RAS#, CAS#, WE#, CKE, ODT, RESET#, ACT#	DQ0-DQ7 + DQS0 + DQS0# + DM0/DBI0（字节0）；DQ8-DQ15 + DQS1 + DQS1# + DM1/DBI1（字节1）	新增ACT#（激活命令）、PAR（校验）、ALERT#（错误报告）

关于RDQS/TDQS的说明：

DDR2 RDQS/RDQS#：属于数据组，功能是冗余数据选通，读操作时可替代DQS采样数据。仅x8颗粒支持，启用后DM功能失效。

DDR3 TDQS/TDQS#：属于数据组，功能是仅提供终端电阻（ODT），不具备数据选通能力。仅x8颗粒支持，启用后DM功能失效。它的作用是模拟x4颗粒端接环境，用于兼容系统设计。

二、等长分组与误差标准

核心分组逻辑

• 数据组（DQ Group）：以8位数据线（DQx）为一个字节通道，包含对应的DQS/DQS#（差分对）和DM（数据屏蔽）信号。每组在组内严格等长。

• 地址/控制组（Address/Command Group）：包含所有地址线（A）、Bank地址（BA）、片选（CS#）、行/列选通（RAS#/CAS#）、写使能（WE#）、时钟使能（CKE）、ODT等。整组相对于时钟组做等长。

• 时钟组（Clock Group）：差分对CK/CK#，是地址/控制组的长度基准。

• 组间关系：数据组与地址/控制组之间通常不需要严格等长，但需控制总长度差在一定范围内（通常≤500-1000mil）。

推荐误差值

信号组	基准信号	组内等长误差	差分对内误差	备注
数据组（每字节通道）	本组DQS	±25mil（DDR2/DDR3/DDR4高速）； ±50mil（SDR/DDR1低速）	±5mil	越高频率越严格，DDR3/DDR4建议±25mil内
地址/控制组	CK/CK#	±100mil	—	相对于时钟组做等长
时钟组	—	对内差分等长	±5mil	—
数据组与地址组组间	—	≤500mil（推荐）；≤1000mil（极限）	—	组间无严格等长要求，但需控制总长度差

关键设计要点

• 1）SDR SDRAM：地址/控制线与时钟线等长，误差±100mil；数据线每组内误差±50mil。组间无明显等长要求。

• 2）DDR1/DDR2：数据组以DQS为基准等长，地址/控制组以CK为基准等长。DDR2新增ODT引脚，归入控制组。

• 3）DDR3/DDR4：频率更高，数据组内误差收紧至±25mil；地址/控制组沿用±100mil。DDR4新增ACT#、PAR等信号，同样归入地址/控制组。

• 4）Fly-by拓扑（DDR3/DDR4）：地址/控制/时钟采用Fly-by链式结构，需要控制器支持Write Leveling校准，等长规则需结合主控要求