PCB（印刷电路板）普通板与高速板的设计核心差异源于信号频率、传输速率及电磁兼容性（EMC）要求：普通板聚焦“连通性”，高速板需兼顾“信号完整性、电源完整性、EMC 合规性”，从叠层、布线、接地到器件选型均存在系统性区别。

一、高速板与普通板的区别

1、核心设计目标差异

维度	普通板（低速板）	高速板（高速信号板）
信号频率／速率	低频（通常 <100MHz）、低速传输（<1Gbps）	高频（≥100MHz）、高速传输（≥1Gbps，如 DDR4/5、PCIe4.0/5.0、以太网 10G+）
核心目标	实现电路功能连通，降低成本、简化制造	保证信号完整性（SI）、电源完整性（PI）、EMC 合规，避免信号失真／干扰
关键风险点	短路、开路、焊盘脱落等基础制造问题	反射、串扰、时序偏移、电磁辐射、电源噪声等信号／电磁问题

2、核心设计差异

1.材料选择、层叠结构与阻抗控制：普通板“简化”，高速板“精细化”

2.布线设计规则 (Routing Design Rules)：普通板“便捷”，高速板“规则化”

3.高密度互连 (HDI) 与过孔技术：普通板“通孔”，高速板“盲埋孔”

4.接地与电源完整性 (PI) 设计：普通板“简单”，高速板“分区隔离”

5.器件选型与布局：普通板“兼容”，高速板“低噪声”

6.电磁兼容性 (EMC) 与信号完整性 (SI)：普通板“无要求”，高速板“强制合规”

7.散热设计与热管理：普通板“只看载流”，高速板“合理规划”

8.设计验证与仿真：普通板“实物测试”，高速板“仿真优先”

3、制造工艺差异

工艺要求	普通板	高速板
最小线宽／线距	≥0.1mm/0.1mm（常规工艺）	≤0.08mm/0.08mm（精细工艺），部分需0.05mm/0.05mm
介质材料	普通 FR-4（介电常数 εr=4.4，损耗角正切 tanδ=0.02）	高速材料（如 Rogers 4350、Isola FR408HR，εr=3.3-4.0，tanδ≤0.005），降低信号衰减
阻抗控制	无要求	有（±10% 或 ±5% 精度），需厂家提供阻抗报告
钻孔要求	常规过孔（孔径≥0.3mm），无需盲埋孔	盲埋孔、微过孔（孔径≤0.15mm），减少寄生电感，优化层间连接
表面处理	喷锡、沉金（常规）	沉金（≥3μm）、化学镀镍钯金（ENPIG），保证高速信号传输稳定性
检测要求	目视检查、通断测试	飞针测试、X 光检测（检查 BGA 焊接）、阻抗测试、信号完整性测试

4、总结

PCB普通板与高速板的设计差异是系统性的、多维度的。普通板是“能连通就行”，设计重点在成本和工艺简化；高速板是“连通且信号不失真、不干扰”，设计核心围绕“阻抗匹配、等长控制、参考层连续、分区隔离”，需兼顾 SI、PI、EMC 三大完整性要求，从叠层、布线到制造均需精细化设计。

二、FPGA系统板设计思路分析

FPGA 系统板的 PCB 设计核心是平衡“高速信号完整性（SI）、电源完整性（PI）、电磁兼容性（EMC）”与“可制造性、成本”，其设计思路需围绕 FPGA 的“多电压域、高速接口密集、逻辑资源灵活”三大特性展开，从需求分析到验证落地形成闭环。以下是分阶段的详细设计思路：

1、设计前准备：明确核心需求与约束

1）梳理 FPGA 核心参数与接口。 2）确定设计约束。

2、核心设计环节：分层突破关键难点

1）叠层规划：高速板的“地基”（决定 SI/PI 上限）

• 叠层设计的核心原则是“每一个高速信号层都有相邻的参考层（电源／地）”，同时隔离不同类型信号，避免串扰。

• 叠层设计关键要点：高速信号层（如 DDR、PCIe）优先采用“带状线结构”（上下均为参考层），阻抗更稳定，辐射更小；低速信号可采用“微带线结构”（仅下方为参考层）。

• 电源层与地层成对放置（如 Power1-GND1、Power2-GND2），形成“电源-地”电容，抑制电源噪声。

• 模拟信号层（若有 ADC/DAC）需单独分配参考层，与数字地、电源地隔离，仅单点汇接。

2）电源系统设计：FPGA 的“心脏”（避免因供电导致功能失效）

3）高速信号布线：SI 的核心（避免信号失真、串扰）

（1）DDR 内存布线（最复杂的高速总线） （2）PCIe 差分线布线 （3）时钟信号布线（干扰源与敏感信号）

4）接地设计：EMC 的基础（减少地弹、环路干扰）

5）器件布局：“近（就近布局）、短（功能分区）、隔（干扰隔离）”原则（优化信号路径、减少干扰）

3、可制造性与 EMC 优化：兼顾生产与合规

1. 可制造性设计（DFM）：避免生产缺陷
2. EMC 优化：满足合规要求

4、仿真与验证：提前规避风险（高速板必备）

1. 设计阶段仿真
2. 样品测试验证

5、常见问题与避坑指南

• DDR 信号时序错乱：大概率是等长控制不达标或拓扑结构错误，需严格按 Fly-by 拓扑布线，确保地址／控制信号等长误差≤5mil。

• FPGA 核心电纹波过大：可能是去耦电容数量不足或布局不当，需增加高频去耦电容，确保电容紧邻核心电源引脚。

• PCIe 接口连接失败：可能是差分线阻抗不匹配或串扰严重，需重新计算线宽／线距，增大与其他信号的间距。

• EMC 测试辐射超标：多为高速信号靠近 PCB 边缘、参考层不连续或屏蔽不足，需将高速信号移至内层，补全地层，添加屏蔽罩。

• 焊接不良：BGA 封装 FPGA 焊接失败，可能是焊盘设计不当或回流焊参数错误，需按 datasheet 调整焊盘尺寸，确认回流焊温度曲线。

6、从PCB设计角度去规划14层系统板的设计思路如下：

1）了解硬件设计电路的框架 2）了解各个电路模块的功能 3）根据结构判断每个功能模块的分布 4）14层PCB叠层设计及稳定性分析 5）网络表同步操作 6）PCB布局实战设计（定位接口器件、模块化） 7）DDR布线及等长处理 8）PCB布线实战设计（模块化、包地、电源分割） 9）PCB布线优化 10）PCB后期处理（生产资料输出） 11）PCB打样、SMT、调试（EQ处理及生产跟踪）

三、FPGA系统板难度分析

在 FPGA 系统板的 PCB 设计中，难点主要集中在以下几个维度。下面结合近期文献与技术报告，对每个维度进行归纳、说明其根源，并给出常见的缓解措施。

1. 高引脚数 & BGA 封装布局

   难点：现代 FPGA 往往采用数千脚的 BGA 封装，管脚密度极高。如何在 PCB 上完成 Fan-out、层间过孔最小化、以及 信号层分配 成为首要挑战。

缓解措施：

• 扇出模式：采用“狗骨头”过孔（via-in-pad需填充塞孔），BGA外围焊盘可直接表层引出，内部焊盘则通过过孔到内层。
• 层分配：按信号性质分配——顶层/底层走低速I/O，内层走高速差分对和DDR数据线。
• 过孔选择：高密度BGA推荐0.2mm/0.4mm的激光盲孔（HDI板），可大幅提高扇出能力。

2. 电源完整性（Power Integrity）

   难点：FPGA 需要 多种电压（核心、I/O、PLL、辅助）且电流波动大，电源噪声会直接影响时序与功能。

缓解措施：

• 电容布局：小电容（100nF/1nF）紧贴BGA焊盘下方，大电容（10μF~100μF）分布在板边或电源模块附近。
• 电源层分割：每路电源（VCCINT、VCCIO、VCCPLL）至少占用一个完整平面层，避免长条状分割。
• 仿真：使用PowerSI或AD的PDN分析工具，检查谐振峰是否超过目标阻抗。

3. 信号完整性（Signal Integrity）与高速接口

   难点：DDR、PCIe、千兆以太网、USB 3.0 等高速通道对 阻抗匹配、长度匹配、串扰控制 要求极高。

缓解措施：

• 阻抗控制：单端50Ω（误差±10%），差分100Ω或90Ω（视接口标准）。
• 等长策略：如前所述，DDR数据组内±25mil，地址/控制组相对时钟±100mil，差分对内±5mil。
• 参考平面完整性：高速信号层必须有完整的相邻GND层作为回流平面，跨分割时需加“缝合电容”。

4. 时钟分配与抖动控制

   难点：FPGA 内部拥有多个时钟域，外部时钟（参考时钟、PLL 输入）需要低抖动、低相位噪声 的分配网络。

缓解措施：

• 独立参考层：时钟线尽量走内层，两侧有GND屏蔽。
• 终端匹配：点对点时钟（如单端50Ω）可在接收端串接33Ω电阻或并联100Ω差分端接。
• 长度匹配：同频率的多路时钟（如DDR的CK/CK#）组内误差≤±5mil。

4. 热管理

   难点：高性能 FPGA 在满负载时功耗可达数十瓦，需要有效的散热方案。

缓解措施：

• 散热器选择：根据封装类型（FBGA、CCGA）选择压接或粘接式散热器，注意避免机械应力损伤BGA焊点。
• 热过孔：在BGA焊盘正下方密集放置过孔（0.3mm），连接内层大铜皮，将热量传导至底层。
• 风道设计：确保散热器与外壳通风孔方向一致，避免形成涡流。

5. 设计规则检查（DRC）与制造可行性

   难点：高密度板（10-20 层）对 最小线宽/间距、过孔尺寸、层叠顺序 有严格限制，稍有违规会导致 返工或产能下降。

6. 设计验证与调试

   难点：完成布局后，需要进行 信号完整性仿真、时序分析、功耗分析，以及 板级调试（JTAG、逻辑分析）。

四、系统板整版信号流向规划

FPGA 系统板 PCB 的信号流向规划需结合其核心架构（如 Zynq 系列的 PS+PL 架构）、外设接口类型及信号速率差异，遵循“核心居中、高速最短、低速规整、回流清晰”的原则。详细拆解整板信号流向规划思路，涵盖不同模块的信号路径设计与关键注意事项：信号流向主要取决于CPU和模块，模块和模块之间的连接关系，通过对整个核心板电路的分析，规划好整板的信号流向，具体可以借助系统框图及原理图来解读，只要把整板的信号理顺，对于PCB布局效率及合理性会得到大大的提高，均需遵循通用规划原则：一是 FPGA 居中布局，缩短各模块到核心芯片的走线距离；二是高速信号（如 LVDS、DDR）优先走内层带状线，参考完整平面，低速信号走表层并远离高速区；三是所有信号过孔附近伴随地过孔，构成低感抗回流路径，避免信号完整性问题。

1、示例电源块图

1）外部电源 → PMIC（MAX20751/15301）（PMBus）

2）PMIC 输出 → PMU（内部）（通过 EN、GOOD 信号）

3）PMU 按顺序打开 VCC_PSINTFP → VCC_PSPLL → VCC_PSADC → VCC_PSAUX → VCC_PSDDR → VCC_PSDDR_PLL → VCCINT → VCCBRAM → VCCAUX → VCCIO → 高速 I/O

4）每个电压域 对应 PCB 上的专用电源层和去耦网络，所有电源完成后 PS/PL 复位释放，系统进入正常工作。

2、电源上电顺序（PMU 控制）

1）PMU 监测所有电源使能信号（EN、GOOD）并在内部寄存器中配置 PMU_PWRUP_SEQ。

2）第一阶段：使能 VCC_PSINTFP → VCC_PSPLL → VCC_PSADC / VCC_PSAUX。只有这些电压稳定后，PS 侧复位（PS_SRST）才会释放。

3）第二阶段：在 PS 复位解除后，PMU 按顺序打开 VCC_PSDDR / VCC_PSDDR_PLL，随后打开 VCCINT、VCCBRAM、VCCAUX。

4）第三阶段：在 PL 电源稳定后，打开 VCCIO 各 Bank，最后打开高速 I/O（VCCO_66、VCCO_85）以及外设电源（如 PCIe、USB 3.0）。

5）复位释放：所有电源均达到阈值后，PMU 触发 PL 复位（PL_RST）和外设复位，系统进入正常工作状态。

3、总结

1）外部供电 → PMIC → PMU → 各电压域 是 XCZU7CG 系统板的基本电源流向。 2）PMU 负责完整的上电顺序，确保 PS 先稳定，再逐步打开 PL、DDR、I/O。 3）PCB 布局需要专用电源层、充足的去耦、电流走线宽度以及热管理。