单芯片Winbond-W9825G6DH

  W9825G6DH是一款高速同步动态随机存取存储器（SDRAM），其容量为4M字 × 4Banks x 16bits。最高频率可达166M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：

一、叠层设计

此实例使用叠层设计，使用嘉立创的JLC04161H-3313(成品板厚1.56mm±10%)。从顶层到底层是Top(信号) =>L2(GND)=>L3(VCC)=>Buttom(信号).

二、布局设计

由于是单片SDRAM，思路比较简单，就是MCU与SDRAM放置同一层（这里选择顶层）。下图只是说明布局，4层板是走不出这BGA的走线。

三、布线要求

关键三组线布线要求：

• 时钟组：时钟线
• 数据组：DQ[0:15] + 数据掩码DM
• 地址组：地址、命令(RAS#, CAS#, WE#)、控制线片选（CS#）、Bank地址（BA{0-m}）

时钟线	数据组	地址组
【单端】 线宽=0.1509mm； 线隔离间距=0.3048mm；	【单端】 线宽=0.1509mm； 组内线隔离间距=0.3048mm； 组外线隔离间距=0.35mm； 组内等长±25mil(0.635mm)	【单端】 线宽=0.1509mm； 组内线隔离间距=0.3048mm； 组外线隔离间距=0.35mm； 组内等长±50mil(1.27mm)

补充要求：
1、时钟长度控制在1170mil(29.7mm)；
2、数据线与时钟线的线长差控制在±50mi（1.27mm）；
3、地址线与时钟线的线长差控制在±50mi（1.27mm）；
4、完整参考平面： SDRAM 信号线下方或上方必须有一个完整的、无分割的参考平面（通常是 GND 或 Power Plane）。
5、避免跨分割： 严禁信号线跨越参考平面的分割槽（Split）或开槽（Cutout）。这会破坏阻抗连续性，引入巨大噪声。
6、过孔 (Via)最小化数量： 尽量减少信号线上的过孔数量。每个过孔都是阻抗不连续点。
7、地过孔伴随： 关键信号线（尤其是时钟、差分对）换层时，在其换层过孔旁边添加1-2个接地过孔（Stitching Via），为返回电流提供最短路径，减少阻抗突变和 EMI。

双芯片Winbond-W9825G6DH

一、叠层设计

跟上面一样。

二、布局设计

布局有两种方式，第一种是SDRAM，分别放置顶层和底层。第二种方式是两片SDRAM都放在同一层。这里要求把MCU与两片SDRAM放置同一层（这里选择顶层）。

下图只是说明布局，4层板是走不出这BGA的走线。

三、布线要求

关键三组线布线要求：

• 时钟组：时钟线
• 数据组：DQ[0:15] + 数据掩码DM
• 地址组：地址、命令(RAS#, CAS#, WE#)、控制线片选（CS#）、Bank地址（BA{0-m}）

时钟线	数据组	地址组
【单端】 线宽=0.1509mm； 线隔离间距=0.3048mm；	【单端】 线宽=0.1509mm； 组内线隔离间距=0.3048mm； 组外线隔离间距=0.35mm； 组内等长±25mil(0.635mm)	【单端】 线宽=0.1509mm； 组内线隔离间距=0.3048mm； 组外线隔离间距=0.35mm； 组内等长±50mil(1.27mm)

补充要求：
1、时钟长度控制在1170mil(29.7mm)；
2、数据线与时钟线的线长差控制在±50mi（1.27mm）；
3、地址线与时钟线的线长差控制在±50mi（1.27mm）；
4、完整参考平面： SDRAM 信号线下方或上方必须有一个完整的、无分割的参考平面（通常是 GND 或 Power Plane）。
5、避免跨分割： 严禁信号线跨越参考平面的分割槽（Split）或开槽（Cutout）。这会破坏阻抗连续性，引入巨大噪声。
6、过孔 (Via)最小化数量： 尽量减少信号线上的过孔数量。每个过孔都是阻抗不连续点。
7、地过孔伴随： 关键信号线（尤其是时钟、差分对）换层时，在其换层过孔旁边添加1-2个接地过孔（Stitching Via），为返回电流提供最短路径，减少阻抗突变和 EMI。
8、布线拓扑结构采用远端分支-T点(过孔)打在两片SDRAM中间

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四、关于数据组分组补充知识

两片W9825G6DH-6I，组成32位数据，在PCB设计的时候，数据线等长，是0-7,8-15,16-23,24-31这四分别内部等长，还是0-15,16-31这两组内部等长？

第一种方案（按每8位分一组）是典型的高速DDR内存（如DDR2/DDR3）的布线规则。这种精细的字节通道分组，是因为DDR内存有专用的数据选通信号（DQS），每个字节（8位）都配有一对DQS，需要严格的组内等长。然而，W9825G6DH-6I是SDR SDRAM，它只有一个时钟信号CLK，没有DQS信号。因此，它不具备DDR那种字节通道级的精细时序控制能力。

补充等长要求：分组依据：W9825G6DH-6I芯片内部是一次操作16位数据。其DQM引脚（UDQM/LDQM）也只是用来屏蔽这16位中的高字节或低字节，而不是提供一个额外的独立时序参考。所以，等长组应该按物理芯片来划分。

• 组1（芯片A）：D0-D15, LDQM_A, UDQM_A

• 组2（芯片B）：D16-D31, LDQM_B, UDQM_B

• 组内等长：组1和组2各自内部的信号线长度误差应控制在±50mil以内。

• 组间等长：两组之间的长度差不建议做±50mil这么严格，对SDRAM来说，放宽到±100mil甚至更大一些通常是可行的，实践中建议以基准时钟线的长度为参考，确保最长和最短的信号线都在一个可接受的范围内。