DRAM按照产品分类 可以细分为DDR、LPDDR、GDDR、HBM 等

一、DDR

DDR（Double Data Rate SDRAM，双倍速率同步动态随机存储器）主要应用于PC和服务器上，当前已经发展至第五代，每一代的升级主要体现在工作电压越来越低、芯片容量越来越大、传输速率也越来越快。DDR5 于2020 年上市，相较于DDR4，DDR5 传输速度提升约2 倍，同时耗电量降低约20%，当前价格较高成为制约DDR5 发展的主要因素，随着产品单价和产能逐步达到市场要求，加上各大厂商的积极推动，DDR5 渗透率将进一步提升。

📊 DDR1 至 DDR5 颗粒芯片主要指标对比

对比维度	DDR1	DDR2	DDR3	DDR4	DDR5
制程节点	180-130 nm	90-65 nm	65-40 nm	28-16 nm	14-10 nm（12/1β工艺）
单颗粒密度	128 Mb - 1 Gb	256 Mb - 2 Gb	512 Mb - 4 Gb	1 Gb - 16 Gb	16 Gb - 64 Gb
封装类型	TSOP / FBGA	FBGA	FBGA	FBGA / 3DS	FBGA（集成PMIC）/ 3DS（TSV）
预取位数	2位	4位	8位	8位	16位（双通道）
Bank数量	4	4 - 8	8 - 16	16	32（8组 × 4 Banks）
信号传输技术	单端（SSTL_2）	单端（SSTL_18）	单端（SSTL_15）	伪差分（POD）	差分信号 + 均衡技术
工作电压	2.5 V	1.8 V	1.5 V（标准）/ 1.35 V（低电压）	1.2 V（标准）/ 1.05 V（低电压）	集成PMIC（5V输入 → 1.1V输出）
纠错机制	无	无	无	可选外部ECC	片内ECC（单比特纠错）
晶体管数量	~200万	~500万	~1200万	~2500万	~5000万（14nm工艺）
能效比（mW/GB）	12 - 15	8 - 10	5 - 7	3 - 4	1.5 - 2
3D 堆叠技术）	无	无	无	3DS堆叠(部分)	3DS TSV堆叠

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📝 补充说明

指标	解读
制程节点	从DDR1的180nm演进到DDR5的10nm级（1β工艺），每代约缩微40%-50%，集成度大幅提升。
预取位数	DDR5采用双通道16位预取，是DDR4的两倍，是带宽提升的关键技术之一。
Bank数量	DDR5通过“8组 × 4 Banks”的结构设计，有效降低了访问冲突，提高了并发效率。
工作电压	从2.5V降至1.1V（DDR5内核电压），配合PMIC精细供电，功耗显著降低。
纠错机制	DDR5首次在片内集成ECC（On-die ECC），可纠正单比特错误，提升了数据可靠性。
能效比	从DDR1的12-15 mW/GB降至DDR5的1.5-2 mW/GB，每GB数据传输功耗降低了约85%。

二、LPDDR

•LPDDR（Low Power DDR，低功耗双信道同步动态随机存取内存）以低功耗和小体积著称，简称“低功耗内存”主要应用于移动式电子产品。为了满足智能手机等移动式电子产品在功耗和体积方面的需求，在DDR 的基础上诞生LPDDR，当前LPDDR发展到LPDDR5X，相较上一代标准，LPDDR5X性能提升同样非常显著，拥有更快的速率、更高的带宽和更低的延迟。

📊 LPDDR1 至 LPDDR5X 颗粒芯片主要指标对比

对比维度	LPDDR1	LPDDR2	LPDDR3	LPDDR4	LPDDR4x	LPDDR5	LPDDR5X
发布时间	2009年	2010年	2013年	2016年	2017年	2020年	2021年
制程节点	180-130 nm	90-65 nm	65-40 nm	28-16 nm	1x纳米（如三星1y）	14-10 nm（1z/1β）	14nm（三星）/1β（美光）
单颗粒密度	128 Mb - 2 Gb	256 Mb - 2 Gb	512 Mb - 4 Gb	1 Gb - 16 Gb	16 Gb	16 Gb - 64 Gb	32 Gb - 64 Gb（三星） 128 Gb（高密度封装）
封装类型	TSOP / FBGA	FBGA	FBGA	FBGA / 3DS	FBGA	FBGA（集成PMIC） / 3DS TSV / WLCSP	FBGA（集成PMIC） / 3DS TSV / WLCSP
预取位数	2位	4位	8位	8位	8位	16位（双通道）	16位（双通道）
Bank数量	4	4 - 8	8 - 16	16	16	32（8组 × 4 Banks）	32（8组 × 4 Banks）
信号传输技术	单端（SSTL_2）	单端（SSTL_18）	单端（SSTL_15）	伪差分（POD）	伪差分（POD）	差分信号 + 均衡技术	差分信号 + 均衡技术
电源管理	主板供电	主板供电	主板供电	主板供电	主板供电	集成PMIC	集成PMIC
纠错机制	无	无	无	无	无	可选外部ECC	片内ECC（单比特纠错）
晶体管数量	~200万	~500万	~1200万	~2500万	~2500万	~5000万	~5000万+
能效比（mW/GB）	12 - 15	8 - 10	5 - 7	3 - 4	3 - 4	1.5 - 2	1.2 - 1.5 （提升20%-25%）
工作电压	1.8 V	1.2 V - 1.8 V	1.2 V	1.1 V	0.6 V（部分厂商）	1.0 V	0.5 V - 1.05 V
最高数据速率	533 MT/s	1066 MT/s	2133 MT/s	4266 MT/s	1600 - 4266 MT/s	8533 MT/s	8533 MT/s （JEDEC标准）
Bank分组	无	无	无	2组	2组	4组（Bank Group） （双通道独立控制）	4组（Bank Group） （双通道独立控制）
散热设计	被动散热	被动散热	被动散热	被动散热	部分带散热片	部分带散热片	集成PMIC散热优化
3D堆叠技术	无	无	无	无	3DS堆叠（部分）	3DS堆叠（部分） TSV堆叠	3DS堆叠（部分） TSV堆叠

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📝 关键演进趋势解读

趋势维度	变化说明
制程微缩	从180nm演进到10nm级（1β），约每两年推进一代，密度与能效同步提升。
预取翻倍	LPDDR5/5X引入16位双通道预取，相比LPDDR4的8位翻倍，是速率突破的关键。
电压持续走低	从1.8V降至0.5V（LPDDR5X），配合集成PMIC精细调压，大幅降低移动设备功耗。
能效飞跃	从LPDDR1的12-15 mW/GB降至LPDDR5X的1.2-1.5 mW/GB，降幅约90%。
速率爆发	LPDDR5X的最高速率（8533 MT/s）是LPDDR4（4266 MT/s）的2倍，是LPDDR1的16倍。
纠错能力	LPDDR5X首次引入片内ECC，提升了移动存储的数据可靠性，对AI应用尤为重要。
封装多样化	从传统TSOP/FBGA演进到集成PMIC的FBGA、3DS TSV堆叠、WLCSP晶圆级封装，适应更紧凑的移动设备设计。
制程微缩	180nm → 14nm及以下（1β），晶体管密度提升约25倍。
密度提升	单颗粒密度从2Gb → 128Gb（64倍），结合3D TSV堆叠实现更大容量。
能效优化	功耗降低约90%（1.8V → 0.5V），配合PMIC动态调压，能效比提升约12倍。
晶体管数量	从~200万 → 超5000万/颗粒，支持更高带宽和并发处理能力。
速度提升	LPDDR5X速率（8533 MT/s）较LPDDR4（4266 MT/s）提升33%。
引脚数增长	60-90 ball → 315-561 ball，支持更复杂的功能集成。

📌 典型应用场景

代际	典型应用场景
LPDDR1 / LPDDR2	早期智能手机、功能机、工业控制（如PLC）
LPDDR3	中低端智能手机、车载娱乐系统、可穿戴设备
LPDDR4 / LPDDR4X	千元智能手机、轻薄本、车载中控
LPDDR5	5G手机、折叠屏设备、车载座舱系统
LPDDR5X	高端AI手机、AR/VR设备、边缘计算终端、座舱控制器

三、GDDR

GDDR（Graphics DDR，绘图用双信道同步动态随机存取内存）专门为高端显示应用所打造，具备高带宽、高延时特点，主要适配于类似显示图像这种需要大数据传输而对时延不敏感的场合，当前GDDR 已发展至GDDR7。

📊 GDDR1 至 GDDR7 颗粒芯片主要指标对比

对比维度	GDDR1	GDDR2	GDDR3	GDDR4	GDDR5	GDDR6	GDDR6x	GDDR7
发布时间	2000年	2003年	2005年	2007年	2008年	2017年	2020年	2024年
制程节点	180-130 nm	90-65 nm	65-40 nm	40-28 nm	28-16 nm	16-14 nm	14-10 nm	14-10 nm(1β)
单颗密度	128 Mb - 1 Gb	256 Mb - 2 Gb	512 Mb - 4 Gb	1 Gb - 4 Gb	2 Gb - 8 Gb	4 Gb - 16 Gb	8 Gb - 16 Gb	16 Gb - 64 Gb
封装类型	TSOP / FBGA	FBGA	FBGA	FBGA	FBGA	FBGA / 3DS	FBGA / 3DS	FBGA / 3DS TSV
预取位数	2位	4位	8位	8位	8位	16位	16位	16位
Bank数量	4	4 - 8	8	8	8	32	32	32
信号传输技术	单端（SSTL_2）	单端（SSTL_18）	单端（SSTL_15）	伪差分（POD）	伪差分（POD）	伪差分（POD）	PAM4	PAM3+均衡
电源管理	主板供电	主板供电	主板供电	主板供电	主板供电	主板供电	主板供电	集成PMIC
纠错机制	无	无	无	无	无	可选外部ECC	可选外部ECC	片内ECC
晶体管数量	~200万	~500万	~1200万	~2500万	~5000万	~1亿	~1.2亿	~2亿
能效比（mW/GB）	12 - 15	8 - 10	5 - 7	3 - 4	2 - 3	1.5-2	1.2 - 1.5	0.8 - 1.2
工作电压	2.5 V	1.8 V	1.5 V	1.5 V	1.35 V	1.35 V	1.35V	1.1V
最高数据速率	400 MT/s	1066 MT/s	2133 MT/s	3200 MT/s	10 Gbps	20 Gbps	24 Gbps	32 Gbps
Bank分组	无	无	2组	4组	4组	8组	8组	8组（Bank Group） （双通道独立控制）
散热设计	被动散热	被动散热	被动散热	部分带散热片	部分带散热片	集成散热片	集成散热片	集成PMIC散热优化
3D堆叠技术	无	无	无	无	无	3DS堆叠（部分）	3DS堆叠（部分） TSV堆叠	3DS堆叠（部分） TSV堆叠

📝 关键演进趋势解读

趋势维度	变化说明
制程微缩	从180nm演进到10nm级，约每2-3年推进一代，集成度持续提升。
密度提升	单颗粒密度从1Gb增至16Gb（16倍），3DS堆叠封装进一步扩展容量。
预取翻倍	GDDR6/7引入16位预取，相比GDDR5的8位翻倍，是速率突破20 Gbps的关键。
Bank架构	从GDDR1的4 Banks跃升至GDDR6/7的32 Banks，支持更高并发访问。
能效优化	能效比从12-15 mW/GB降至0.8-1.2 mW/GB，降幅超90%。
速率爆发	GDDR7最高速率（32 Gbps）是GDDR1（400 MT/s）的80倍，是GDDR6（20 Gbps）的1.6倍。
晶体管增长	从200万/颗粒增长至2亿/颗粒（100倍），支撑更复杂的信号处理和更高带宽。
纠错能力	GDDR系列至今均无片上ECC，可靠性依赖外部系统级纠错（如GPU的ECC保护）。

🔍 关键代际跃迁节点

代际跃迁	关键突破
GDDR1 → GDDR2	预取从2位翻倍至4位，速率首次突破1 Gbps。
GDDR3 → GDDR4	引入伪差分（POD）信号技术，电压从1.8V降至1.5V。
GDDR4 → GDDR5	速率从3.2 Gbps跃升至10 Gbps（3倍），晶体管突破5000万。
GDDR5 → GDDR6	预取从8位翻倍至16位，Bank数量从8跃升至32，晶体管翻倍至1亿。
GDDR6 → GDDR7	速率从20 Gbps跃升至32 Gbps，晶体管翻倍至2亿，能效比进一步优化。

📌 典型应用场景

代际	典型应用场景
GDDR1 / GDDR2	早期独立显卡（如NVIDIA GeForce 4、ATI Radeon 9000系列）
GDDR3	主流中低端显卡（如NVIDIA GeForce 6/7系列）
GDDR4	过渡性产品，应用有限（如AMD Radeon HD 2900 XT）
GDDR5 / GDDR5X	长期主流，广泛用于中高端游戏显卡（如NVIDIA GTX 10系、AMD RX 400系）
GDDR6 / GDDR6X	当前主流高性能显卡（如NVIDIA RTX 30/40系、AMD RX 6000/7000系）
GDDR7	下一代旗舰游戏显卡、AI推理卡（预计2024-2025年规模量产）

DRAM Technology Roadmap

• 十奈米级DRAM:第一代1x(1819nm)、第二代1y(1718nm)、第三代1z(1617nm)、第四代1α或1a(1415nm)、第五代1β或1b(1213nm)、第六代1γ或1c(1112nm)、第七代1δ或1d(10~11nm)、第八代1ε(10nm)

• 第四代1a和第五代1b制程美光反超:三星在1x、1y和1z制程技术领先，并在1a采用EUV,但美光延续采用DUV机台，反而抢先量产1a和1b制程.

• 1c制程竞争激烈:美光已送样1γ DDR5只用一层EUV加速量产并降低成本·SK海力士1c制程2025上半年量产·应用于DDR5、LPDDR6、GDDR7等。三星的1c制程可能2025年下半年量产.

• 1d制程:2027年左右将量产第七代1d制程、2028年之后将量产第八代1ε制程.

HBM

HBM（High Bandwidth Memory，高宽带内存）是3D DRAM 的主要代表产品，采用硅通孔（TSV）技术将多个DRAM芯片进行堆叠，并与GPU 一同进行封装，形成大容量、高位宽的DDR 组合阵列，从而克服单一封装内的带宽限制。

指标	HBM1	HBM2	HBM2E	HBM3	HBM3E	HBM4
发布时间	2013 年	2016 年	2018 年	2020 年	2023 年	2025 年 (JEDEC 标准)
制程节点	28nm	17nm	17nm	14nm	10nm	10nm (逻辑芯片 4nm/3nm)
单堆栈容量	1GB (4 层)	4GB (8 层)	8GB (8 层)	16GB (8 层)	24GB (12 层)	48GB (16 层)
带宽	128GB/s	256GB/s	307GB/s	819GB/s	1.2TB/s	2.0TB/s
引脚速率	1.0Gbps	1.6Gbps	3.6Gbps	6.4Gbps	9.2Gbps	8.0Gbps (JEDEC 标准)
工作电压	1.5V	1.2V	1.2V	1.35V	0.8V~1.05V	0.7V~0.9V
TSV 接口数量	1024	1024	1024	1024	1024	2048
封装技术	TSV 堆叠	TSV 堆叠	TSV 堆叠	TSV 堆叠	TSV+MR-MUF	TSV + 混合键合 (部分厂商)
能效比 (mW/GB)	15~20	10~12	8~10	5~7	3~4	2~3
典型应用	AMD Fiji GPU	NVIDIA P100	NVIDIA V100	NVIDIA A100	NVIDIA H200	NVIDIA Rubin GPU

Technology Roadmap

• SK海力士(市占4~5成):2025年3月向主要客户提供12层HBM4样品，正与台积电就16层HBM4进行密切合作

• 三星(市占4成):打算用1c制程DRAM于HBM4之中，也与台合作。

• 美光(市占1成2成)

  于2026年量产·HBM4E在20272028年亮相，采用台积先进的逻辑代工制程技术。

• HBM的逻辑控制芯片(Base Die)朝向先进制程发展·HBM4已经从12nm推进到4/5nm·未来HBM5可能采用3nm甚至更先进的制程，以提升数据吞吐量和降低功耗，推动向外部品圆代工模式转移，例如跟台积合作。

• HBM堆栈层数8/12层为主流往16/20层迈进，由于封装厚度受限于775微米(um)，因此混合键合(HybridBonding)成为一项重要技术。

• HBM价格比一般DRAM高数倍(如16 GB HBM3单价约200美元、24 GB HBM3e单价约400美元)，2024年全球HBM市场规模近200亿美元，占DRAM整市场约二成，预估2025年占约四成。